华为近期宣布了一项以逻辑折叠技术为核心的“韬（τ）定律”，该技术将芯片设计从传统的二维平面布局推进至标准单元堆叠的三维重构领域。这一突破性进展为芯片设计带来了全新的维度，引发了业界广泛关注。紧随其后，北京大学集成电路学院宣布在“真3D”电子设计自动化（EDA）工具研发方面取得重要成果，为支持逻辑折叠技术的落地应用提供了关键支撑。
逻辑折叠技术不同于传统的芯片堆叠方式，它并非简单地将大型模块拆分到多个芯粒上进行堆叠，而是在设计初期就将同一模块内的逻辑单元细化至标准单元级别，并分布到垂直堆叠的多层晶圆中。通过微米级甚至亚微米级的面对面混合键合技术，在垂直方向上直接打通关键路径，从而实现更高效的芯片架构设计。这种设计范式对EDA工具提出了全新要求，传统二维设计流程和现行“赝3D”设计方法已无法满足其需求。
所谓“赝3D”设计，是指在综合设计阶段将每个模块整体分配到特定芯粒，随后使用二维EDA工具逐片完成设计。这种方式虽然引入了多层堆叠概念，但模块内部的标准单元仍被限制在同一芯粒内，设计灵活性有限。而“真3D”设计则突破了这一局限，支持模块内标准单元自由分布到不同芯粒，在完整三维空间中进行全局优化，包括模块划分、跨芯粒互连和垂直热路径管理等多个维度。
北京大学团队针对逻辑折叠技术的需求，开发了支持“真3D”设计的物理实现EDA工具原型。该工具覆盖布局规划和布局两个关键阶段，通过GPU加速技术可处理千万级实例规模。在技术实现上，团队创新性地将跨芯粒线长、混合键合端子数量和垂直热路径纳入统一的可微优化框架，使标准单元能够在三维空间中协同放置，而非被预先固定在特定芯粒上。混合键合端子数量作为优化变量自动决策，能够在降低线长的同时控制跨芯粒连接开销。
验证结果显示，该工具在开源工业级设计上表现出色，实例规模覆盖从约100万到约2470万的范围。与当前代表性的“赝3D”设计流程相比，物理实现指标取得显著提升：平均线长缩短约30%，最坏负时序裕量（WNS）改善约6%，总负时序裕量（TNS）改善约12%。在热管理方面，启用联合优化后峰值温度平均下降超过3%，且线长几乎不受影响。相关算法细节和完整数据将于近期在学术期刊发表。
北京大学集成电路学院长期致力于“真3D集成”和“真3D芯片设计”方法学研究，在EDA工具开发领域已取得多项成果，包括真3D时序分析引擎、布局规划引擎和布局引擎等。针对逻辑折叠技术和更广泛的3D集成电路设计需求，研究团队计划进一步扩展工具功能，支持多芯粒堆叠和复杂3D集成场景，探索异构工艺节点下的真3D设计方法，并建立快速功耗、性能和面积（PPA）评估与协同优化能力。
