一场关于华为“韬定律”的讨论，从半导体专业领域迅速扩展至互联网舆论场。此前，华为在IEEE ISCAS 2026会议上正式推出“Tau Scaling Law（韬定律）”及其核心技术“Logic Folding（逻辑折叠）”。按照华为的阐释，这并非传统摩尔定律的延续，而是开辟了芯片演进的新路径——未来芯片性能提升的关键，不再局限于晶体管尺寸的持续缩小，而是聚焦于压缩芯片内部的“时间常数τ”，即信号在芯片内部传播所需的时间。
NVIDIA首席执行官黄仁勋在台北电脑展前夕接受采访时表示，这是华为的重大突破，但对台积电不构成实质性威胁，因为全球领先厂商已在3D堆叠、混合键合和先进封装技术领域探索多年。此番言论随即引发争议，部分观点认为黄仁勋误解了华为技术，因为Logic Folding并非简单的芯片堆叠，而是对芯片内部进行更深层次的三维逻辑重构；甚至有人质疑其刻意淡化华为突破的意义。
若将视角置于半导体产业整体发展脉络，核心问题并非黄仁勋是否理解技术，而是后摩尔时代芯片行业的演进方向。华为、台积电、英特尔、三星等企业，正逐步向同一方向靠拢。过去几十年，半导体产业的核心增长逻辑是摩尔定律，即通过缩小晶体管尺寸，在相同面积内集成更多晶体管，从90nm、28nm、7nm发展到如今的3nm，本质是“几何缩微”。但进入5nm阶段后，传统缩放路线面临诸多挑战：一方面，晶体管尺寸接近物理极限，继续缩小会导致漏电流增加、功耗密度上升和制造复杂度急剧提高；另一方面，先进制程成本呈指数级增长，如今先进节点的研发投入已达数百亿美元，EUV光刻机单台价格也高达数亿美元，行业资本压力持续增大。
更关键的是，即使晶体管能继续缩小，芯片性能提升也面临新瓶颈——互连延迟。这是普通消费者较少关注，但半导体行业长期讨论的问题。在大型AI芯片中，拖慢性能的往往不是晶体管本身，而是数据在芯片内部传播距离过长。随着晶体管数量激增，芯片内部连线愈发复杂，导线长度增加导致RC寄生效应迅速上升，即互连电阻与寄生电容共同引发的信号传播迟滞。对于现代高性能芯片而言，互连延迟在整体时序瓶颈中的占比越来越高。
因此，过去十多年，行业一直在思考：若继续缩小晶体管愈发困难，能否换一种思路，缩短数据传播路径？这正是华为“韬定律”的核心逻辑。华为提出，不再单纯追求晶体管尺寸缩小，而是通过压缩信号传播时间常数τ来提升整体性能，即让数据“少跑一点路”。其真正引发行业关注的，是具体实现方式——Logic Folding。传统芯片设计本质是二维平面结构，逻辑门、电路单元、缓存、SRAM等在硅片表面横向排列。随着规模扩大，芯片内部关键路径不断拉长，信号需在更长距离传播。而Logic Folding试图将这些平铺的逻辑结构进行三维化重构，如同将一座不断向外扩张的平面城市“立体化”，使原本横向传播几十微米的数据路径，未来可能通过垂直互连直接上下通信。华为公开信息显示，Logic Folding采用混合键合技术，通过高密度铜-铜互连，将不同层的逻辑结构直接连接，显著降低互连长度、减少RC寄生延迟，并提升有效晶体管密度与能效。据华为披露，首款采用该架构的“麒麟2026”芯片，晶体管密度可提升约53.5%，达到约238 MTr/mm²，接近早期3nm工艺区间，部分高性能核心能效提升约41%。华为还提出，到2031年，目标是实现“1.4nm级等效密度”。
需明确的是，“1.4nm级等效密度”并非意味着中国已掌握真正的1.4nm制造工艺，而是通过三维集成、逻辑重构和空间利用率提升，实现接近先进制程的晶体管密度效果，与传统制程意义上的1.4nm节点有本质区别。真正的先进工艺仍涉及EUV光刻、材料体系、晶圆工艺、良率控制等完整产业链能力。
部分人认为黄仁勋“误读”华为技术，核心原因在于他将Logic Folding与传统3D封装、芯片堆叠置于同一技术框架讨论，而技术圈人士认为两者并非同一层级。传统先进封装，如台积电CoWoS、SoIC，英特尔Foveros，本质是die级堆叠，即垂直集成多个完整芯片，如GPU与HBM之间的高带宽互连。而华为强调的Logic Folding，是逻辑单元级别的细粒度三维重构，深入芯片内部逻辑结构本身，而非“芯片和芯片之间”的连接。华为甚至特别强调“Folding不是Stacking”，以与传统先进封装区分。
然而，这并不意味着黄仁勋“看错”。从全球半导体技术演进路线看，华为的方向并非孤立存在，而是行业过去十多年共同推进的大趋势。TSMC、Intel、Samsung、Imec等企业或机构，已围绕“后摩尔时代如何继续提升密度和性能”建立系统性3D技术路线，分布于不同层级：die/chiplet级堆叠、晶体管级垂直化、单块硅片内部构建三维逻辑结构。华为的Logic Folding处于这些技术路径的交叉地带。
最早成熟的是die/chiplet级3D集成，即已广泛商业化的先进封装路线。英特尔的Foveros和台积电的SoIC是典型代表。英特尔Foveros最初思路是将不同功能拆成多个tile，再通过三维堆叠重组。Meteor Lake已采用这一思路，将compute tile、GPU tile、SoC tile等分离后整合。Foveros Direct阶段，英特尔从传统微凸点转向Cu-Cu Hybrid Bonding，使bump间距从几十微米量级进入10μm以下范围，互连密度大幅提升，芯片间连接更接近“片上互连”效果，数据搬运距离、功耗、延迟明显下降。英特尔后续的Clearwater Forest Xeon，将Foveros、RibbonFET、PowerVia组合，实现架构、供电、晶体管和3D互连的整体协同。台积电的SoIC路线同样以Hybrid Bonding为核心，更强调生产成熟度与生态兼容性。过去几年，SoIC的bonding pitch从约9μm逐步推进到6μm，并计划继续缩小。它支持face-to-face的logic-on-logic堆叠和memory-on-logic结构，AMD的3D V-Cache是其经典案例，通过将SRAM直接堆叠在CPU之上，大幅增加缓存容量，同时降低延迟与功耗。SoIC使“3D scaling”进入量产主流，台积电已将CoWoS + SoIC视为未来几年核心scaling工具之一，先进封装从“辅助技术”升级为“主工艺路线”。这也解释了黄仁勋认为华为方向与台积电长期路线高度连续的原因。
不过，Logic Folding与SoIC、Foveros存在重要区别。Foveros、SoIC主要解决“芯片与芯片之间”的连接问题，而华为强调的是深入芯片内部，将3D重构推进到标准单元、逻辑门甚至关键路径层面。此时需关注另一条更接近华为的技术路线——Monolithic 3D。Monolithic 3D即单片3D集成，与传统堆叠不同，它直接在同一块硅片上顺序制造多层活跃器件，如同“原地盖楼”，而非传统3D封装的“楼房组装”。其最大优势是实现极高密度的垂直互连，上下层器件直接在同一晶圆内部形成，互连距离远小于TSV或micro-bump，理论上延迟和功耗进一步下降。这一方向已研究多年，Imec、斯坦福大学、麻省理工学院、三星等机构均有大量原型研究。例如SkyWater与斯坦福大学/麻省理工学院合作，尝试将碳纳米管FET与RRAM直接堆叠在CMOS之上，用于AI推理架构研究，部分实验结果显示特定场景下能效与吞吐量显著提升。英特尔也长期将Monolithic 3D视为sub-2nm时代重要方向之一，因继续缩小晶体管边际收益降低，只有缩短互连距离才能提升系统效率。但Monolithic 3D至今未大规模商用，主要难点是热问题。上层晶体管需在已存在的底层器件上制造，工艺温度受限，高温会损伤下层结构，且多层活跃器件叠加后散热与应力管理极其复杂。
从某种程度看，华为的Logic Folding是“设计驱动的细粒度3D化”，未完全进入真正意义上的顺序式晶体管制造，而是利用先进封装与高密度互连，在设计层面实现类似效果。华为未彻底跳出国际主流技术体系，而是在现有工艺受限条件下，更激进地推进“细粒度3D化”。再往下一层是CFET，若SoIC、Foveros是“芯片级立体化”，Monolithic 3D是“晶圆级立体化”，那么CFET已进入“晶体管级立体化”。其核心思想是将原本横向排列的NMOS与PMOS晶体管改为上下堆叠，传统CMOS结构中nFET与pFET并排放置，而CFET将它们垂直叠在同一个footprint内，显著提升密度并减少局部互连长度。这一方向被很多业内人士视为GAA之后真正意义上的下一代晶体管架构。台积电已展示基于CFET结构的测试电路与SRAM相关原型，三星与IBM提出Monolithic Stacked FET等结构缓解高宽比与制造复杂度问题，英特尔当前的RibbonFET被视为未来向CFET演进的重要基础。值得注意的是，CFET与华为Logic Folding并非竞争关系，而是可能互补，因Logic Folding偏向逻辑结构与路径重构，CFET属于更底层的晶体管实现方式，未来可能出现“CFET + Logic Folding”结合的体系。
从产业视角看，全球头部半导体公司技术路线日益清晰。台积电优势在于“全体系领先”，先进制程、先进封装、混合键合、CFET原型同步推进，SoIC已形成成熟商业生态。英特尔试图通过Foveros + RibbonFET + PowerVia建立新系统级闭环，在数据中心市场争夺主动权。三星、Imec等在更激进前沿结构上持续投入。所有路线背后都指向同一趋势：未来芯片行业不再是二维制程缩放，而是晶体管、互连、封装、架构、EDA、系统协同共同组成的“3D系统工程”。Hybrid Bonding因成为这个时代最关键的底层使能技术之一而被反复提及。因此，黄仁勋所谓“行业早就在做类似方向”有明确技术背景支撑。华为的特殊之处在于，在受限制程条件下，将这些原本主要服务于先进制程的3D思路“内化”进自身架构体系。台积电、英特尔更多是在“先进制程基础上继续向3D延伸”，而华为是在“制程受限情况下，用3D化弥补制程差距”，这也使Logic Folding显得格外激进。不过，它仍需面对行业共同问题：良率、散热、EDA复杂度、应力管理、成本以及大规模量产后的稳定性。
