在电气电子工程师学会（IEEE）主办的国际电路系统研讨会ISCAS 2026上，华为半导体业务部总裁何庭波以“半导体新路径探索与实践”为主题发表演讲，提出以“时间缩微”为核心的韬(τ)定律，为行业技术演进提供全新理论框架。该定律突破传统几何缩微的物理限制，通过压缩信号传播时延实现晶体管密度与系统性能的同步提升，标志着半导体技术进入时空协同优化新阶段。
韬(τ)定律的核心在于构建多层级协同优化体系。在器件层面，华为通过优化晶体管结构与互连材料，将寄生电阻和电容降低至传统工艺的1/3，使器件级时间常数τ缩减40%；电路层面首创的逻辑折叠技术打破平面布局限制，通过三维空间折叠缩短关键路径走线长度，使信号传播电阻降低60%，晶体管密度提升2.5倍；芯片层面采用全栈软硬芯协同设计，通过指令流与数据流的细粒度控制，使系统级并行度提升50%，端到端执行时间缩短35%。
系统架构创新方面，华为定义的灵衢总线重构了计算系统互联协议。该技术实现超节点统一内存编址与原生内存语义，使系统通信时延降低至传统架构的1/8。通过多层级协同优化，华为已形成从器件到系统的完整技术闭环，为高端芯片设计提供系统性解决方案。
技术落地成果显著。基于韬(τ)定律，华为累计完成381款芯片的量产验证，覆盖通信、计算、存储等多个领域。即将于2026年秋季发布的麒麟芯片将首次搭载逻辑折叠技术，其晶体管密度较前代提升80%，能效比优化达45%。据预测，到2031年采用该技术的高端芯片将达到1.4纳米制程的等效晶体管密度，同时功耗降低60%。
行业分析指出，韬(τ)定律通过时空维度的协同优化，为摩尔定律放缓后的半导体技术发展开辟新路径。该理论体系不仅解决了几何缩微面临的物理极限问题，更通过系统级创新重新定义了芯片性能提升的边界，为全球半导体产业提供具有参考价值的中国方案。
