在近日于上海国际会议中心举行的国际电路与系统研讨会上，华为半导体业务部总裁何庭波提出了一项名为“韬定律”的全新理论，引发了全球半导体领域的广泛关注。这一理论被视为中国专家首次在全球范围内提出的具有指导意义的产业发展原则，标志着我国在自主研发芯片领域迈出了重要一步。
作为集成电路和系统领域的顶级国际会议，本次研讨会吸引了来自50个国家的上千位专家学者和企业代表。会议共收到1858篇论文，其中1009篇被接收。何庭波在题为《半导体新路径探索与实践》的主旨演讲中，详细阐述了“韬定律”的核心内容及其应用前景。
“韬定律”以希腊字母τ（读作“韬”）命名，在电学中代表时间常数，用于描述电路或系统过渡过程的快慢。该定律提出以“时间缩微”替代传统的“几何缩微”，通过系统性降低时间常数τ，实现半导体与电子系统的持续演进。这一创新思路旨在解决当前半导体行业面临的重大挑战——随着制程工艺逼近物理极限，传统“摩尔定律”已难以继续支撑产业升级。
自1965年由英特尔创始人戈登·摩尔提出以来，“摩尔定律”一直是半导体行业发展的核心指导原则。它预测在价格不变的情况下，集成电路上可容纳的元器件数目和性能每隔18至24个月会翻倍。然而，经过60年的发展，这一规律正面临失效风险。当制程工艺接近1纳米至0.5纳米时，晶体管尺寸无法进一步缩小，强行微缩会导致严重的漏电和发热问题，同时制造成本也会大幅上升。
面对“后摩尔时代”的挑战，华为提出的“韬定律”为产业界提供了新的发展方向。该定律将产业迭代的核心目标从“缩小元器件尺寸”转变为“降低信号传播的时间常数”，通过压缩晶体管之间的信号传播时延，减少能量损耗，提升芯片运行效率和晶体管有效密度。
为实现这一目标，华为研发了“逻辑折叠”等核心技术，构建了贯穿器件、电路、芯片和系统层面的多层级协同优化体系。在器件层面，通过优化晶体管、互连电阻和寄生电容，最大限度缩微器件级时间常数τ；在电路层面，采用“逻辑折叠”技术突破传统平面布局的物理边界，显著缩短关键路径走线长度，降低信号传播的电阻和电容负载；在芯片层面，通过全栈软硬芯协同设计提高系统级并行度和效率；在系统层面，重构计算系统互联协议，大幅降低通信时延。
“逻辑折叠”技术是“韬定律”应用中的一大亮点。传统芯片设计中，所有逻辑单元平铺在一层硅面上，连接走线复杂，导致信号传播时间常数较高。华为的创新方案将逻辑电路上下叠放，用极短的垂直互连替代较长的水平走线，使信号传播速度大幅提升。这一技术好比用复式房屋取代平房，有效优化了空间利用和信号传输效率。
何庭波在演讲中介绍了华为将“韬定律”应用于智能手机和人工智能计算领域的实践成果。基于这一理论，华为已成功设计并量产了381款芯片。计划于今年秋季上市的麒麟芯片将率先采用“逻辑折叠”技术，性能将得到显著提升。预计到2031年，基于“韬定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
这一创新理论也得到了学术界的积极响应。一位参加研讨会的上海高校教授表示：“长期以来，集成电路专业课以讲授国外学者的理论为主。随着我国在这一领域的创新水平持续提升，今后要着力增加中国人的理论内容。”他期待与华为加强合作，参与相关技术研发和产品调试，为打造先进的人工智能算力底座贡献力量，同时希望将“韬定律”引入大学前沿课程。
何庭波在演讲最后向全球科学家、工程师和产业伙伴发出合作邀请，表示华为期待与各方紧密合作，共同推动半导体与电子产业的持续发展。这一倡议得到了与会专家的广泛认同，标志着“韬定律”有望在全球范围内引发新一轮的技术创新浪潮。
